FPGA #
芯片引脚说明 #
| 字段 | 含义 | 场景解读 |
|---|---|---|
| IO | 表示这是一个通用用户 I/O 引脚（不是电源、配置、专用时钟等特殊引脚） | 可以自由分配给脉冲、数据等信号。 |
| L6P | L 是 LVDS pair（LVDS 差分对） 的缩写；6 是这个差分对的序号（第 6 对）；P 表示这是差分对的正端（Positive），对应的负端是 IO_L6N_T0_34（N=Negative）。 | 这是一个标准 LVDS 差分对的正端，必须和对应的 N 端成对使用 |
| T0 | T 是 Tile（功能单元组） 的缩写，T0 表示这个引脚属于第 0 个功能组（Tile 0）。7 系列 FPGA 的每个 IO Bank 会把引脚分成多个 Tiles，每个 Tile 共享一组时钟 / 控制资源（如 ISERDES/OSERDES、IDELAY/ODELAY 的控制逻辑）。 | 同一个 Tile 里的引脚在使用高速 IO 资源（如 ISERDES）时，需要注意时钟和控制信号的共享约束 |
| 34 | 这个引脚属于 I/O Bank 34，和你图里的 Bank: I/O Bank 34 对应。 | HP（高性能）Bank，支持 LVDS 差分、ISERDESE2、IDELAYE2 |
Vivado问题记录 #
常见问题 #
-
Window选项卡没有I/O ports选项 解决方法： 可能是由于Vivado版本的问题，较新的版本需要先
Run Synthesis，然后Open Synthesized Design才能显示I/O ports选项。(来源：AMD论坛) -
Run Synthesis时显示
[Common 17-1293] The path'D:/WorkSpace/FPGA/led/led.cache/wt' alredy exists,is a directory,but is not writable.解决方法： 删除报错的文件夹，重新生成，或可参考CSDN。